تصميم مرشح استجابة محدودة FIRمن مرتبة عالية باستخدام مصفوفة انقباضية ثنائية البعد اعتمادا على خوارزمية حساب موزع معدًلة

Abstract

يمثل تصميم المصفوفة الانقباضية نموذجاً مثيراً للاهتمام لتنفيذ عتاد صلب عالي الكفاءة من أجل تطبيقات معالجة الإشارة الرقمية DSP العالية الكثافة الحسابية, بحيث يكون مدعوماً بميزات مثل البساطة والانتظام ونمطية البنية, اضافة إلى ذلك فإنها تمتلك امكانيات كبيرة لتقديم معدل انتاجية عالي من خلال استغلال المستوى العالي من التزامن باستخدام التواردPipelining) ) والمعالجة المتوازية أو كليهما. قدمنا في هذا البحث تصميماً يحقق المثالية لبنى حسابية أحادية وثنائية بتوارد كلي للتطبيق عالي الكفاءة من حيث المساحة والتأخير واستهلاك الطاقة لمرشح الـFIR , وذلك بالتجزئة الانقباضية لحسابات الجداء الداخلي المعتمدة على خوارزمية الحساب الموزع distributed arithmetic(DA), يقدم مخطط التجزئة الانقباضي خياراً مرناً لطول عناوين الـLUT look-up-tables للحسابات المعتمدة على خوارزمية الحساب الموزع للحصول على تطبيق يحقق تبادل مناسب بين الزمن والمساحة. قمنا بتطبيق البنية الثنائية المقترحة باستخدام الـ DSP Builder. حسبت عدة مقاييس للأداء مثل التأخيرlatency والطاقة الانتاجية throughput من أجل بنيتي 1D و 2D المقترحتين لمرشح الـ FIR. بينت مقارنة النتائج بوضوح الكفاءة في السرعة للبنية 2D التي ازدادت في مقابل الازدياد في المساحة المستهلكة, وبالتالي فهي أسرع بكثير من بنى مرشحات الـFIR التقليدية.علاوة على ذلك فقد وجدنا أن اختيار طول العنوان M=4 يعطي التحقيق الأعلى كفاءة من حيث المساحة والتأخير واستهلاك الطاقة مقارنة مع جميع البنى الأخرى والمعتمدة على خوارزمية DA. Systolic design represent an attractive paradigm for efficient hardware implementation of computation-intensive DSP applications, being supported by the features like simplicity, regularity and modularity of structure. Additionally, they also possess significant potential to yield high-throughput rate by exploiting high-level of concurrency using pipelining or parallel processing or both. we present the design optimization of one and two-dimensional fully-pipelined computing structures for area-delay-power-efficient implementation of finite impulse response (FIR) filter by systolic decomposition of distributed arithmetic (DA)-based inner-product computation .The systolic decomposition scheme is found to offer a flexible choice of the address length of the look-up-tables (LUT) for DA-based computation to decide on suitable area-time trade-off. The proposed 2D structure is implemented using DSP builder. Various key performance metrics such, latency, and throughput are estimated for the proposed 1D & 2D structures. Comparison of results clearly shows that efficiency in term of speed in the 2D structure has been increased having more area consumption, and therefore much faster from the conventional FIR filter. Moreover, It is found that the choice of address-length M = 4 yields the best of area-delay power-efficient realizations of the FIR filter for various filter orders. As well, the proposed FPGA implementation is found to involve significantly less area-delay complexity compared with the existing DA-based implementations of FIR filter.